Intel Foundry、将来ノードに向けた革新的微細配線技術を発表

最新情報：Intel Foundryは、本日開幕した半導体デバイス技術の国際会議「IEEE International Electron Devices Meeting（IEDM）2024」において、次の10年、さらにその先へと半導体業界を推進させるいくつかの革新的技術を発表しました。Intel Foundryは、チップ内配線を改善する新しい材料技術を発表し、サブトラクティブ・ルテニウムの使用により、キャパシタンス（静電容量）の最大25%*¹低減を実現しました。また、先端パッケージング技術であるヘテロジニアス・インテグレーションのスループットを初めて100倍*²改善し、超高速のチップ間アセンブリを可能にしました。さらに全周ゲート型（GAA）トランジスタの微細化を推進するため、シリコンRibbonFET CMOSや微細化した2次元FET用ゲート酸化膜モジュールを使用して、デバイス性能の向上を実証しました。

「Intel Foundryは半導体業界のロードマップを定義し形作ることに引き続き貢献しています。我々が発表した最新の技術革新は、米国CHIPS法の助成を受けて米国で最先端技術を開発・提供し、グローバル・サプライチェーンのバランスを取り、米国内での製造および技術でリーダーシップを取り戻す、というインテルのコミットメントを強調するものです」

重要なポイント：業界が2030年までにチップへの1兆個のトランジスター搭載を目指す中、トランジスターと微細配線の技術革新は、将来の高度なパッケージング能力と相まって、AIをはじめとする演算アプリケーションで際限なく求められる優れた電力効率・パフォーマンス・コスト効率に応えるために不可欠です。

また、配線の混雑緩和や継続的なスケーリングの実現に向けて、Intel Foundryのバックサイド給電テクノロジーであるPowerViaを補強する新たな材料の導入も業界から求められています。これはムーアの法則を持続させ、AI新時代へと半導体を推進するために不可欠です。

実現する仕組み：今回、Intel Foundryは、将来のノード向け配線微細化において銅配線で予想される問題の解決や、既存のアセンブリー技術の改良、GAA型トランジスタ微細化の継続に向けたトランジスター・ロードマップを定義・提案しました。

• サブトラクティブ・ルテニウム（Ru）：Intel Foundryは、チップ内の配線性能を向上させるためサブトラクティブ・ルテニウムを発表しました。これは低抵抗Ru薄膜とエアギャップを使用しており、配線微細化を大幅に推進する上で重要な新しい代替材料となります。Intel Foundryのチームは、R&D用のテスト装置を用いて、実用的でコスト効率が高い量産適用可能なのサブトラクティブRu統合プロセスを初めて実証しました。このプロセスには、ビア周辺にコストの高いリソグラフィープロセスでエアギャップ排除領域を形成する必要がない、選択的エッチングを必要とする自己整合ビア形成フローを使用します。エアギャップとサブトラクティブRuの実装では、25ナノメートル（nm）以下のピッチで配線間キャパシタンスが最大25%低減し、ピッチの密なレイヤー間で銅ダマシン技術に置き換わる金属配線スキームとしてサブトラクティブRuのメリットが実証されました。このソリューションはIntel Foundryの将来的なノードに採用される見込みです。
• 選択的レイヤー接合（SLT）：Intel Foundryは、先端パッケージングの超高速チップ間アセンブリーのスループットを最大100倍向上させるため、業界初となる選択的レイヤー接合（SLT）のデモを行いました。これは、従来のチップからウエハーへの接合工程に比べて格段に柔軟性が高く、またダイサイズの小型化とアスペクト比の向上も可能にする、超薄型チップレットを実現するヘテロジニアス・インテグレーション・ソリューションです。これにより機能集積度が高まり、異なるウェハにある特定チップレット間をハイブリッド・ボンディングまたはフュージョン・ボンディングで接合するための、柔軟性とコスト効率の高いソリューションが実現します。このソリューションにより、効率と柔軟性に優れたAIアプリケーション向けアーキテクチャーを提供できます。
• シリコンRibbonFET CMOS：Intel Foundryは、GAA型RibbonFETシリコンの微細化を限界まで推し進めるため、積極的なゲート長とチャネル厚の微細化により、業界をリードする短チャネル効果抑制と高性能を実現した6nmのゲート長のシリコンRibbonFET CMOS（相補型金属酸化膜半導体）トランジスタを発表しました。この進展により、ムーアの法則の重要な基盤の1つであるゲート長の微細化を継続させる道が拓かれました。
• GAA 2D FETのスケーリング用ゲート酸化膜：Intel Foundryは、GAA型トランジスタのイノベーションをCFETを超えて推し進めるために、GAA 2D NMOS／PMOSトランジスターの製造に関する研究を公開しました。ここではゲート長を30nmまで縮小し、特にゲート酸化膜（GOx）モジュールの開発に焦点を当てています。この研究では、最先端のトランジスター製造プロセスにおいて今後シリコンに代わる素材となる可能性がある、2次元（2D）遷移金属ジカルコゲナイド（TMD）半導体に関する業界の調査についても報告しました。

Intel Foundryはさらに、業界初の300mm窒化ガリウム（GaN）テクノロジーに関する研究を引き続き進めています。これはパワーエレクトロニクスや高周波（RF）エレクトロニクス向けの新しいテクノロジーであり、シリコンよりも高い性能を発揮し、高電圧・高温度に耐えることができると期待されています。この業界初となる微細化されたエンハンスメントモード高性能GaN MOSHEMT（金属酸化膜半導体高電子移動度トランジスター）は、300mmのGaN-on-TRSOI（「トラップリッチ」なシリコン・オン・インシュレーター）基板で製造されました。高度に設計されたGaN-on-TRSOI基板は、信号損失を低減し信号の直線性を高めることで、RFエレクトロニクスやパワー・エレクトロニクスなどの応用分野で優れた性能を発揮し、基板裏面処理によって可能になる高度なインテグレーション技術を実現することもできます。

IEDM 2024で発表されたその他の情報：Intel Foundryは今回の会議で、AIを含めたさまざまなアプリケーションの需要に応える最先端パッケージングとトランジスタ微細化の将来ビジョンを提示しました。次の10年でさらに電力効率の高いAIを目指し、イノベーションを推進する3つの柱を、以下のように特定しています。

• 容量・帯域幅・遅延のボトルネックを解消する高度なメモリー統合
• 配線帯域幅を最適化するハイブリッド・ボンディング接合
• 対応する接続ソリューションを備えたモジュールシステムの拡張

Intel Foundryは、トランジスター1兆個の時代に向けて、トランジスター・スケーリングを継続できるような重要で画期的なイノベーション創出のための行動を呼びかけました。また、超低電圧（300mV未満）で動作可能なトランジスタの開発により、増大する熱のボトルネックを解消し、消費電力の削減と放熱性能の大幅な改善に貢献することを概説しました。

IEDM 2024で公開されたIntel Foundryの技術論文の情報は、https://www.ieee-iedm.org/をご覧ください。

¹ _{Technical Paper: Subtractive Ruthenium Interconnects with Airgap (Authors: Ananya Dutta; Askhit Peer; Christopher Jezewski)}

² _{Technical paper: Selective Layer Transfer : Industry-First Heterogeneous Integration Technology (Authors: Adel Elsherbini; Tushar Talukdar; Thomas Sounart)}

³ _{Technical Paper: Subtractive Ruthenium Interconnects with Airgap (Authors: Ananya Dutta; Askhit Peer; Christopher Jezewski)}

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