인텔 파운드리, IEDM 2024에서 미래 공정을 위한 혁신적인 트랜지스터 및 패키징 기술 발표

2024 년 12월 9일 서울 – 인텔 파운드리는 IEEE 국제전자소자학회(IEDM) 2024에서, 반도체 산업을 향후 10년 넘게 발전시키는 데 기여할 새로운 혁신 기술을 공개했다.

인텔 파운드리는 감극성 루테늄(subtractive Ruthenium)을 활용해 칩 내 상호 연결(interconnection)을 개선하여 정전 용량(capacitance)을 최대 25%¹ 까지 향상시킬 수 있는 신소재 기술을 선보였다. 또한 인텔 파운드리는 최초로 초고속 칩 간(chip-to-chip) 어셈블리 공정을 가능하게 하는 고급 패키징을 위한 이기종 통합 솔루션을 활용해 처리량(쓰루풋)을 100배2 향상시켰다고 발표했다. 이와 함께, 인텔 파운드리는 GAA(gate-all-around) 스케일링을 더욱 촉진하기 위해 실리콘 리본펫 금속 산화물 반도체(RibbonFET CMOS)와 스케일링된 2D 펫(FET)를 위한 게이트 산화물 모듈을 사용하여 디바이스 성능을 개선하는 작업을 시연했다.

“인텔 파운드리는 반도체 산업의 로드맵을 정의하고 구체화하는 데 지속적으로 도움을 주고 있습니다. 우리의 최신 혁신은 미국에서 개발된 최첨단 기술을 제공하겠다는 회사의 약속을 강조하며, 미국 칩법의 지원을 받아 글로벌 공급망의 균형을 유지하고 국내 제조 및 기술 리더십을 회복할 수 있는 좋은 위치에 있습니다.”

업계에서 2030년까지 1조 개의 트랜지스터를 칩에 탑재하는 것을 목표로 하고 있는 가운데, 트랜지스터 및 인터커넥트 확장의 획기적인 발전과 미래 첨단 패키징 기능은 AI와 같이 더 나은 전력 효율성과 고성능, 비용 효율성이 필요한 컴퓨팅 애플리케이션에 대한 폭증하는 요구를 충족시키는데 필수적이다.

또한 업계는 상호 연결 혼잡을 줄이고 지속적인 확장을 위해 인텔 파운드리의 파워비아(PowerVia) 후면 전력 공급을 강화하기 위해 새로운 소재 형태의 추가 지원을 필요로 하며, 이는 무어의 법칙을 지속하고 반도체를 새로운 AI 시대로 이끄는 데 필수적이다.

인텔 파운드리는 미래 노드를 위한 상호 연결 확장을 위해 구리 트랜지스터의 예상되는 한계를 해결하고, 기존 어셈블리 기술을 개선하며, GAA 확장 및 그 이상을 위한 트랜지스터 로드맵을 지속적으로 정의하고 구체화하는 여러 대안을 제안했다.

• 감극성 루테늄(Ru): 인텔 파운드리는 칩 내 성능 및 상호 연결을 개선하기 위해 에어갭과 함께 박막 저항(thin film resistivity)을 사용하여 상호 연결 확장을 크게 향상할 수 있는 새로운 핵심 대체 금속화 소재인 감극성 루테늄을 선보였다. 연구팀은 비아(vias) 주변에 고가의 리소그래피 에어갭 제외 면이 필요하지 않거나 선택적 에칭이 필요한 플로우를 통해 자체 정렬되는 에어갭이 있는 실용적이고 비용 효율적이며 대량 제조가 가능한 감극성 루테늄 통합 공정을 R&D 테스트용 디바이스에서 최초로³ 시연했다. 감극성 루테늄으로 에어갭을 구현하면 25나노미터(nm) 이하의 피치에서 최대 25%의 라인 간 정전 용량 감소(capacitance reduction)가 가능하며 타이트한 피치 레이어에서 구리 다마신(damascene) 공정을 대체하는 금속화 방식으로서 감극성 루테늄의 이점을 보여준다. 이 솔루션은 인텔 파운드리의 향후 노드에 적용될 예정이다.
• SLT(Selective Layer Transfer):인텔 파운드리는 첨단 패키징에서 초고속 칩 간 어셈블리에 최대 100배 더 높은 처리량을 구현하기 위해, 기존의 칩-웨이퍼간(chip-to-wafer) 본딩에 비해 훨씬 더 뛰어난 유연성으로 초박형 칩렛을 구현하여 더 작은 다이 크기와 더 높은 종횡비를 가능하게 하는 이기종 통합 솔루션인 SLT(Selective Layer Transfer)을 최초로 시연했다. 이를 통해 기능 집적도를 높이고 특정 칩렛을 한 웨이퍼에서 다른 웨이퍼로 하이브리드 또는 융합 본딩할 수 있는 보다 유연하고 비용 효율적인 솔루션을 가능하게 한다. 이 솔루션은 AI 애플리케이션을 위한 보다 효율적이고 유연한 아키텍처를 제공한다.
• 실리콘 리본펫(RibbonFET) 금속 산화물 반도체(CMOS): 인텔 파운드리는 GAA(게이트-올-어라운드) 실리콘 스케일링의 한계를 뛰어넘기 위해 6나노미터(nm) 길이의 실리콘 리본펫 CMOS 트랜지스터를 선보였다. 해당 기술은 확장된 게이트 길이 및 채널 두께에서 업계 최고 수준의 쇼트 채널 효과(Short Channel Effect)와 성능을 제공한다. 이러한 혁신은 무어의 법칙의 핵심 원칙 중 하나인 게이트 길이 스케일링의 지속적인 발전을 위한 기반을 마련한다.
• 스케일링된 GAA 2D FET를 위한 게이트 산화물(Gate Oxide): 인텔 파운드리는 CFET을 넘어서 GAA 혁신을 가속화하기 위해, 게이트 길이가 30나노(nm)까지 축소된 GAA 2차원(2D) NMOS 및 PMOS 트랜지스터의 제작 공정을 선보였으며, 특히 게이트 산화물(GOx) 모듈 개발에 중점을 두었다. 이 연구는 첨단 트랜지스터 공정에서 실리콘을 대체할 잠재적인 후보로 주목받고 있는 2차원(2D) 전이 금속 칼코게나이드 (Transition Metal Dichalcogenide, TMD) 반도체에 대한 업계의 연구 동향을 다룬다.

인텔 파운드리는 또한 실리콘보다 더 높은 성능을 제공하고, 더 높은 전압과 온도를 견딜 수 있는 전력 및 무선 주파수(RF) 전자 장비을 위한 새로운 기술인 업계 최초의 300밀리미터(mm) 질화 갈륨(GaN) 기술을 통해 연구를 지속적으로 발전시켰다. 이는 업계 최초의 고성능 스케일링된 강화-모드 GaN MOSHEMT(금속 산화물 반도체 고전자 이동도 트랜지스터)로, 300밀리미터(mm) GaN-on-TRSOI(“trap-rich” silicon-on-insulator) 기판에서 제작되었다. GaN-on-TRSOI와 같은 첨단 엔지니어링 기판은 신호 손실을 줄이고 신호 선형성을 개선하며, 백사이드 기판 처리를 통해 첨단 통합 체계를 구현함으로써 RF 및 전력 전자 장비와 같은 애플리케이션에서 더 나은 성능을 발휘할 수 있다.

IEDM 2024에 대한 추가 내용: 인텔 파운드리는 이번 컨퍼런스에서 AI를 포함한 다양한 응용 프로그램의 수요를 충족하기 위한 첨단 패키징 및 트랜지스터 스케일링의 미래 비전을 제시했다. 향후 10년간 더 효율적인 AI를 실현하기 위한 혁신의 세 가지 핵심 방향이 제시되었다.

• 용량, 대역폭 및 지연시간 병목 현상을 해소하기 위한 첨단 메모리 통합
• 인터커넥트 대역폭 최적화를 위한 하이브리드 본딩
• 커넥티비티 솔루션을 갖춘 모듈형 시스템 확장

인텔 파운드리는 1조 트랜지스터 시대를 위한 지속적인 트랜지스터 스케일링을 위해 중요하고 혁신적인 혁신을 개발하기 위한 CTA(call to action)를 공유했다. 또한, 초저전압(300밀리볼트 미만) 작동이 가능한 트랜지스터 개발이 증가하는 열 병목 현상을 해결하고 에너지 소비와 발열을 획기적으로 개선하는데 어떻게 기여하는지도 설명했다.

_{고지 및 면책 사항:}

¹_{기술 논문: Subtractive Ruthenium Interconnects with Airgap (Authors: Ananya Dutta; Askhit Peer; Christopher Jezewski)}

² _{기술 논문: Selective Layer Transfer : Industry-First  Heterogeneous Integration Technology Enabling Ultra-Fast Assembly & Sub-1um Chiplet Thickness for Next-Generation AI & Compute Applications (Authors: Adel Elsherbini; Tushar Talukdar;  Thomas Sounart)}

³ _{기술 논문: Subtractive Ruthenium Interconnects with Airgap (Authors: Ananya Dutta; Askhit Peer; Christopher Jezewski)}

_{참고 내용:}

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